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A project made in VHDL for the transmission of data encoded by the transmitter and the respective verification by the receiver, with the creation of an architecture with minimum gates and propagation delay, using CRC-8

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renatovalente5/CRC-8

 
 

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Assignment 1 – Cyclic Redundancy Check

Arquitectura de Computadores Avançada

1. Informações sobre o projeto

Realizado no Quartus Prime. Ver o enunciado e o ficheiro presentation.pdf

2. Organização

2.1 Enunciado

Encontra-se o Enunciado e documentos de apoio disponibilizados pelo professor para a realização do projeto.

2.2 checker

Não funcional.

2.3 checker_parallel

Checker feito para o projeto usando o encoder.

2.4 encoder

Encoder feito para o projeto usando as propriedades do módulo (Properties of the remainder).

2.5 encoder_serial

Não funcional.

2.6 presentation_latex

Apresentação simples feita em latex.

2.7 presentation.pdf

Informações sobre como o CRC8 foi feito.

2.8 xor.ods

Várias iterações para agrupar as entradas do encoder para diminuir o número de XOR-gates.

3. Realizado por:

Nome GitHub Mail
André Alves Link andr.alves@ua.pt
Renato Valente Link renatovalente5@ua.pt

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A project made in VHDL for the transmission of data encoded by the transmitter and the respective verification by the receiver, with the creation of an architecture with minimum gates and propagation delay, using CRC-8

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