42_instruction_MIPS_single-cycle-CPU

武汉大学2019年微机接口实验-42条MIPS指令单周期CPU

WHU 2019 microcomputer interface experiment 42 MIPS instruction single cycle CPU

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用硬件描述语言（Verilog）设计MIPS CPU，支持如下指令集

Verilog was used to design the MIPS CPU, which supports the following instruction set

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• ADD/ADDU/SUB/SUBU/SLL/SRL/SRA/SLLV/SRLV/SRAV/AND/OR/XOR/NOR/SLT/SLTU/ADDI/ADDIU/ANDI/ORI/XORI/
• LUI/SLTI/SLTIU/
• LB/LBU/LH/LHU/LW/SB/SH/SW/BEQ/
• BNE/BGEZ/BGTZ/BLEZ/BLTZ/
• J/JAL/JR/JALR

测试文件 Test Tile

• Test_42_Instr.asm
• studentnosorting.asm（下板子使用）